报错内容：[Synth 8-5535] port <sys_clk> has illegal connections. It is illegal to have a port connected to an input buffer and other components. The following are the port connections : Input Buffer: Port I of instance clkin1_ibufg(IBUF) in module <clk_wiz_0_clk_wiz> Other Components: Port C of instance sys_rst_n_reg(FD) in module ddr3_rw_top...
报错原因：从引脚输入的sys_clk未经buffer不可以直接作为多个模块的输入信号。在我的代码中，sys_clk即做了always的时钟输入又做了PLL的输入，这样是不允许的连接PLL时，输入信号先要连接到内部buffer以产生较强的驱动能力，从而保证时钟的时序质量。但是由于输入信号的另一分支不经过任何电路就直接连接到了输出pad，所以存在一种可能，即连接buffer的分支会被短路，从而失去预期的效果。正因为如此，vivado给出了错误警告。
解决办法：最简单的一种办法是sys_clk只做为PLL的输入，PLL输入一个和sys_clk时钟频率相同的时钟信号，将输出的信号用于always模块。