「HDLBits题解」Always nolatches

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Always nolatches - HDLBits

// synthesis verilog_input_version verilog_2001
module top_module (
    input [15:0] scancode,
    output reg left,
    output reg down,
    output reg right,
    output reg up  ); 

    always @(*) begin
        left = 0 ; down = 0 ; right = 0 ; up = 0 ; 
        case (scancode) 
            16'he06b : left <= 1 ; 
            16'he072 : down <= 1 ; 
            16'he074 : right <= 1 ; 
            16'he075 : up <= 1 ;
        endcase
    end

endmodule