Verilog HDL数据类型

1 网络型（net型）数据

????????两种驱动方式：在结构描述中将其连接到一个门元件或模块的输出端；或用assign语句对其赋值。

????????【例】分别调用Verilog HDL提供的门元件和采用assign语句设计一个二输入与非门 ? ? ?????????input?? ?a,b; ? ? ?

????????output?? ?y; ? ? ?

????????wire ? ? y; ? ? ?

????????nand?? ?my_nand(y,a,b); ? ?//调用门元件nand ? ? ?

????????assign?? ?y=!(a&&b); ?//或采用assign语句 ? ? ?

????????常用的net型数据

????????wire，tri：连线类型，可综合

????????wor，trior：具有线或特性的多重驱动连线

????????wand，triand：具有线与特性的多重驱动连线

????????tri1，tri0：上拉电阻和下拉电阻

????????supply1，supply0：电源(逻辑1)和地(逻辑0)，可综合

????????trireg：具有电荷保持作用的连线，可用于电容的建模

? ? ? ? （1）wire型数据（变量）

????????

2 寄存器型

????????（1)reg型变量

????????reg型变量是最常用的寄存器型变量，常用于具体的硬件描述。是数字系统中存储元件的抽象，或者是普通的连线 。

????????(2)interger型变量

?