「HDLBits题解」Vectorgates

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Vectorgates - HDLBits

module top_module( 
    input [2:0] a,
    input [2:0] b,
    output [2:0] out_or_bitwise,
    output out_or_logical,
    output [5:0] out_not
);
    assign out_or_logical = a || b ; 
    assign out_or_bitwise = a | b ; 
    assign out_not[5:3] = ~b ; 
    assign out_not[2:0] = ~a ; 

endmodule