vivado RTL分析

RTL分析

概述

AMD Vivado? Design Suite具有由源文件表示的设计的三个视图和添加到项目中的设计约束，或在非项目模式下读取到内存中：阐述了RTL的设计、综合设计、布局和布线设计。RTL顶层设计的细化运行RTL linting检查，执行高级优化，从RTL推断逻辑，构建设计数据结构，并可选择应用设计约束。在默认的断章取义设计流中，您也可以使用Vivado设计套件包括IP核心的综合设计检查点（DCP）、块设计、DSP模块或分层块。

提示：将断章取义的模块包括在详细设计中可以增加详细设计的时间过程，因为Vivado工具将合成设计中不最新的任何模块。此功能可以在设置对话框的精化选项卡下启用或禁用。

Vivado Design Suite为RTL设计提供了许多分析功能。例如，您可以：

?RTL过梁

?使用“图解”和“层次”窗口可视化设计细节

?窗口之间的交叉探测

?运行设计规则检查（DRCs）

?查看信息

?搜索使用Find命令生成的RTL网表

?在RTL级别创建和应用约束

注意：在此阶段无法运行时序分析。

RTL设计初探

RTL linting是分析RTL代码的一个重要工具，可以捕捉语法错误等问题QoR问题。它有助于RTL设计者提高生产力，越来越多地被用户采用。run linter是Vivado的内置功能，它分析RTL设计代码并提供违规行为的详细报告。您可以通过单击RTL来激活过梁功能分析?→??在流导航器中运行Linter。Run Linter有助于检测通过提供错误的详细分析，在早期阶段。当你点击Run Linter，Vivado时自动检查和编译RTL源文件，并通过打开提供详细报告Linter窗口。单击“文件名”列中的分析超链接将打开相应的文件，并突出显示代码中违反的行。如果意外违规由该工具报告，您可以通过创建弃权来忽略违规行为。单击“确定”时，放弃复选框将显示增加了设计中的总豁免数量。

?导出到电子表格：将“导出表格”打开为电子表格格式，以导出违规情况报告到要在Microsoft Office或Open Office平台上打开的电子表格。

重要！Linter窗口不会自动更新。如果源文件中有变化，请确保重新运行linter以查看更新的结果。

注意：在当前版本中，linter不支持OOC模式的多次运行。门楣大部分是其通常用全局合成来合成。

项目模式下的设计细化

项目中启用的RTL源文件在合成过程中会自动详细说明。你可以还手动详细说明了用于约束开发和RTL网表探索的源文件。这个消息窗口显示来自细化和编译的消息。您可以选择在Vivado IDE项目设置中详细说明期间使用的HDL语言选项。对于信息，请参阅常规设置。精化结果不会与设计一起保存。每次打开详细设计时重新阐述。但是，可以保存在详细设计中创建的任何约束。将设计源文件导入项目后，请使用以下任一方法精心设计并打开设计：

?选择流量?→?开放式精心设计。

?在流导航器的RTL分析部分，选择打开详细设计以加载详细阐述了网表、活动约束集和目标设备到内存中的情况。要指定要详细说明的设计名称，请使用以下任一方法：

?选择流量?→?开放式精心设计。

?在Flow Navigator中，从RTL Analysis右键菜单中选择New Elaborated Design。如果您的设计中存在断章取义的设计模块、IP核、块设计、DSP模块来源，打开详细设计时会显示该消息。该消息指示“OOC的链接IP运行”和“精化设置”对话框中的“加载约束”选项可能会影响打开详细设计的性能。您可以禁用这些设置以加快阐述。有关更多信息，请参阅精化设置。

打开详细设计时，Vivado design Suite会自动检查并编译RTL源文件，生成顶部原理图视图，并在中显示设计默认视图布局。

在大多数情况下，Vivado IDE会自动识别设计的顶部模块。在某些方面在可能有多个候选者的情况下，该工具会提示您选择顶部模块用于设计。您也可以手动定义顶部模块，方法是从右键单击“源”窗口中的菜单。

注意：在“源”窗口的“层次结构”视图中，顶部模块图标标识当前顶部单元Tcl命令在项目中细化设计模式以下是相关的Tcl命令：