FPGA之 寄存器、触发器、锁存器

每个slice有8个存储元素，每个存储元素如下图所示：

?其中四个为DFF/LATCH,可以配置为边沿触发D型触发器或电平敏感锁存器输入上图。D输入可以通过AFFMUX, BFFMUX, CFFMUX或DFFMUX的LUT输出直接驱动,也可以通过AX, BX, CX或DX输入绕过函数发生器的 BYPASS slice输入直接驱动。当配置为锁存器时，当CLK 为低电平时，锁存器是透明的。

另外四个为仅为DFF,它们只能配置为边沿触发的D型触发器。D输入可以由LUT的O5输出驱动,也可以由AX, BX, CX或DX输入的BYPASS slice输入驱动。当原始的四个存储单元配置为闩锁时,这四个附加的存储单元将无法使用。触发器代码如下，当敏感型号 CLK 上升沿到来把 B 值赋给

Aalways@(posedge CLK)

A<=B;

锁存器代码如下，当C为1 时候把 B 赋值给 A，锁存器应该尽力避免，因为会影响到电路时序收敛，对毛刺敏感，容易导致意想不到的错误。

always@(*)

if(C==1'bl)

A<=B;

避免锁存器的代码

always@(*)

if(C==1'bl)

A<=B;

else

A<=1'b0;