计算机系统结构基于硬件的前瞻执行

理论知识：

计算机体系结构-重排序缓存ROB - 知乎

前瞻执行的基本思想：

假设送过来的分支总是正确的，然后继续向下执行指令，执行出来的结构放入一个叫 ROB (ReOrder Buffer) 的缓冲器中。 等到相应的指令得到 “确认” 后，才将结果写入寄存器或者存储器。

前瞻执行的目的 ：

利用 Tomasulo 算法消除了数据相关和名相关 ， 再利用外加硬件的方式 ， 避免了不可恢复的写操作。

前瞻执行的实质 ：

实质是数据流执行(data flow execution)：只要操作数有效，指令就执行。

前瞻执行所需的硬件结构 ：

为什么引入ROB？

Tomasulo一文指出乱序提交正是Tomasulo最大的缺点。这是因为冯诺依曼结构向程序员承诺了处理器会按照程序的顺序来执行指令，因此程序员在调试程序的时候会希望当他在某行代码停下来的时候，代码前面的指令全部执行完，而代码后面的指令一条都没有执行，但是很显然，一个乱序执行、乱序提交的机器是没办法达到程序员的预期的。另外，因为控制指令、程序异常和外部中断也会截断指令流，所以通过顺序提交指令来实现精确中断（这里的中断是指中断指令流）至关重要

ROB在每条指令发射的时候也会为其分配一个编号，这个编号正好可以取代保留站编号；ROB中包含Busy位，指示某一行是否正保存有指令；State位用来指示保存的指令当前的运行情况，ROB就是通过State的信息来判断某条指令是否可以提交，当最老的指令还没到提交阶段时，ROB中的所有指令都要等待，不能提交；Destination指示指令的目的寄存器；Value保存指令的结果，当指令可以提交，就直接提交Value到逻辑寄存器。ROB的Value还有别的作用：在一条指令执行完毕但还不能提交时，后序指令有可能从ROB中读取Value。

ROB的结构对分支预测也十分友好，因为分支预测有可能失败，所以处理器有处理错误预测的需求，而ROB的存在为此提供了两点便利：

一是方便清除错误的指令，因为ROB保证了指令的顺序，所以只需要在分支指令提交的时候检查分支结果，如果分支错误，就清除掉ROB现存的所有指令；

二是方便恢复处理器状态，ROB通过各个表项实现了寄存器重命名，ROB实际上在用表项充当物理寄存器，而指令修改ROB物理寄存器不修改逻辑寄存器的做法便于在分支预测失败时恢复处理器状态（因为分支指令之后的所有指令都没有提交，没有修改逻辑寄存器）。

例子

以下列几条指令为例

head表示未提交的指令中最老的指令

第一个时钟周期

第一个周期，LD指令流出，在ROB结构中指令在留出的时候会同时改写ROB：处理器会在ROB中按顺序找到一个空行写入指令，置Busy位为Yes，表示当前行含有指令信息；置State为Issue，表示当前指令刚刚完成发射；并在Destination处标记目的寄存器编号。

第二个时钟周期

第二个周期，第一条LD指令计算地址和取数，在周期结束时地址计算完毕且取出数据，地址数据写入保留站，并且ROB中的State改为Exec，表示指令执行完毕；因为ROB还有空余行，所以第二条LD可以发射到ROB和保留站，并用ROB的编号标记寄存器结果状态表。

第三个时钟周期

第三个周期，第一条LD指令写回，周期结束时写回结果到ROB，并且清除保留站中的信息，并置ROB的State为Write，表示指令完成写回，此时指令还没有提交，所以没有改写逻辑寄存器；第二条LD指令计算地址和取数；因为ROB还有空间，所以第三条指令得以发射，但是第三条指令需要F2的数据，通过查询寄存器结果状态表，指令得知该数据由ROB的#2指令算得，所以第三条指令标记#2，等待数据

第四个时钟周期

第四个周期，第一条LD指令是最老的指令，所以可以提交，周期结束时更新逻辑寄存器，ROB的头指针指向下一条指令，第一条LD指令的Busy位置为No，表明ROB第一行不再包含指令信息；第二条指令写数据到ROB，并且通过CDB总线广播数据给第三、第四条指令；第三条指令收到广播，开始执行；第四条指令发射到ROB、保留站，通过广播直接接收F2的数据。

也就是说，同一时钟周期内，某条指令处于写回阶段，将数据放入CBD，需要用到该数据的指令可以在这个时钟周期内接收到数据，开始执行。

第五个时钟周期

第五个周期，第二条LD指令可以提交，周期结束时置ROB的Busy位为No，更新逻辑寄存器；第三条指令还在执行；第四条指令也开始执行；第五条指令发射，通过查询寄存器结果状态表得知F0由ROB中的#3指令算得，现在需要等待。

之后的时钟周期同理可得