摘要:synplify综合的时候会优化掉没有用到的信号或者模块,为防止synplify优化ILA或信号特记录此方法;
我使用的是synplify_pro
compile完成之后,可以打开synplify图形化的网表
在vivado里面一般可以用mark_debug解决
但是在synplify需要用 /*synthesis syn_keep=1*/,如下:
同理,使用:
/*synthesis preserve=1*/
使用:
/*synthesis syn_noprune=1*/
xilinx会在stub.v里面声明黑盒,但是貌似不会防止synplify优化ila
学无止境