1.外部时钟输入都要通过差分时钟引脚对（clock-capable）进入FPGA，单端时钟可以用单端输入（P端），_______我们现有项目是有直接把AD的数据伴随时钟直接接到N端，目前还在调试不知是否有问题。-----奇哥说可以
2.局部时钟靠BUFR驱动，只在一个bank内用（使用的第二全局时钟资源）。第二全局时钟总线是通过软件布线得出的，所以硬指标肯定比不过全局时钟总线的，特别是当你在已经有80%以上的布线率的情况下，可能会出现约束第二时钟资源失败的情况。
3.如果时钟信号是由FPGA芯片的外部产生，那么我们可以不通过编程就实现时钟树资源的分配。因为在FPGA芯片的外围管脚中，有一些专门为全局时钟设计的管脚，这点我们可以通过相应FPGA芯片的数据手册来确认————直接将外部时钟信号通过这些管脚接入FPGA内部，那么它将自动占有全局时钟树资源。当然了，这些管脚也可以接入普通的数据信号，编译器会对该管脚引入的信号在FPGA设计内部扮演的角色进行分析，如果发现其并没有作为时钟信号来使用，那么将不会为其分配时钟树资源