IC基础——如何用verilog编写半加器

半加法器是一种基本的组合设计，可以将两个单位和结果相加到一个总和中，并将进位作为输出。

框图

真值表

输出：
S = A ^ B

Cout = A ·B

由于半加法器只考虑两个位，因此除了添加两个单位外，它不能容纳先前生成的结果中的额外进位。因此，它被称为半加法器。一个完整的加法器被设计用于容纳上一级的额外进位。

半加法器Verilog代码

module half_adder(input a, b, output s, Cout);
  assign S = a ^ b;
  assign Cout = a & b;
endmodule

testbench代码

module tb_top;
  reg a, b;
  wire s, c_out;
  
  half_adder ha(a, b, s, c_out);
  
  initial begin
    $monitor("At time %0t: a=%b b=%b, sum=%b, carry=%b",$time, a,b,s,c_out);
    a = 0; b = 0;
    #1;
    a = 0; b = 1;
    #1;
    a = 1; b = 0;
    #1;
    a = 1; b = 1;
  end
endmodule

输出：

At time 0: a=0 b=0, sum=z, carry=0
At time 1: a=0 b=1, sum=z, carry=0
At time 2: a=1 b=0, sum=z, carry=0
At time 3: a=1 b=1, sum=z, carry=1