【INTEL（ALTERA）】使用Intel Agilex7 F-Tile PMA/FEC Direct PHY IP时钟域会出现时序违规行为？

说明

由于英特尔? Quartus? Prime Pro Edition 软件 22.4 及更早版本中的Intel Agilex? 7设备 F-Tile PMA/FEC Direct PHY 多速率英特尔? FPGA IP存在问题，您可能会在以下时钟传输上看到时序违规：

从时钟：
*_auto_tiles|*__reset_controller_src_divided_osc_clk

目标时钟：
*_auto_tiles|*|hdpldadapt_tx_chnl_*|pld_fpll_shared_direct_async_out_hioint[2]

解决方法

这些时钟域之间的违规行为无效，可以使用?set_false_path?命令避免。