【Verilog】期末复习——设计带进位输入和输出的8位全加器，包括测试模块

系列文章

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运算符
数据流建模
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module fulladder(a,b,ci,sum,co);
    input [7:0]a,b;
    input ci;
    output [7:0] sum;
    output co;
    assign {co,sum}=a+b+ci;
endmodule

测试模块示例：

module fuadder_tb;
    reg[7:0] a,b;	//输入信号为reg型
    reg ci;	  
    wire[7:0] sum;
    wire co;		//输出信号为wire型
    fulladder U1(a,b,ci,sum,co);	//实例化
    initial
        begin
            a=8'b0000_0001, a=8'b0000_0001,ci=0;
            #10 a=8'b0000_0010, a=8'b0000_0001;
            #10 a=8'b0000_0011, a=8'b0000_0011;
            #10 a=8'b0000_0110, a=8'b0000_0011;
            #10 a=8'b0000_1010, a=8'b0000_0111;
        end
endmodule