基于Quartus Prime平台从新建工程开始以verilog HDL File保存为顶层文件并采用例化模块的设计方法，RTL Viewer、Sgnal Tap Logic Analyzer的使用

发布时间：2023年12月26日

一、顶层文件的建立

会建工程的读者可以跳过子目录<1>新建工程

<1>新建工程

注意存储地址以及文件名不能出现中文（电脑用户名是中文且喜欢把文件放在桌面的可以注意一下这个地方）

然后一直next，直到：

也可以点击Finish

把新建文件保存为顶层文件

在弹出的：另存为窗口中，默认给出的名字，点击保存

<2>顶层文件编写例化模块代码的基础语法

二、RTL Viewer的使用

可以通过RTL Viewer查看模块间的连接情况以及各个端口的数据位宽

三、Sgnal Tap Logic Analyzer的使用

先将程序下载到开发板

打开Sgnal Tap Logic Analyzer

文章来源:https://blog.csdn.net/qq_67109227/article/details/135158775
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