「HDLBits题解」Always if

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Always if - HDLBits

// synthesis verilog_input_version verilog_2001
module top_module(
    input a,
    input b,
    input sel_b1,
    input sel_b2,
    output wire out_assign,
    output reg out_always   ); 

    assign out_assign = (sel_b1 && sel_b2) ? b : a ; 

    always @(*) begin
        if (sel_b1 && sel_b2) out_always = b ; 
        else out_always = a ;  
    end

endmodule