vscode开发FPGA(1)---TEROS_HDL插件报错

一、TerosHDL:modelsim(vlog-66)报错

Error: (vlog-66) Execution of vlib.exe failed

解决办法：

1.新建modelsim工程，并随意编译一个.v文件，将产生的work目录复制到modelsim安装路径下。

2.再将vscode设置verilog>linting>modelsim>work的路径指定到此处。

二、TerosHDL:modelsim(vlog-7)报错

Error: (vlog-7) Failed to open design unit file "XXXXX" in?xxxx mode

解决办法：

指定TerosHD的modelsim安装路径

至此，我的报错问题已解决。