【INTEL（ALTERA）】F-tile 参考时钟和系统 PLL 时钟英特尔? FPGA IP无法锁定在特定频率？

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说明

由于在英特尔? Quartus? Prime Pro Edition 软件 22.2 及更早版本中存在一个问题，您可能会观察到 F-tile 参考时钟和系统 PLL 时钟英特尔? FPGA IP无法锁定：

• 999.9 MHz，参考时钟频率设置为 323.2 MHz。
• 506.88 MHz，参考时钟频率设置为 245.76 MHz。

解决方法

要变通解决此问题，您需要执行以下步骤：

1. 在项目导航器中，?双击?OPN（订购部件号）。
2. 在弹出窗口中，单击“设备和引脚选项”按钮。
3. 在“常规”类别中，将“配置时钟源”参数从“内部振荡器”更改为：

• 100 MHz OSC_CLK_1 引脚，或
• 125 MHz OSC_CLK_1引脚

1. 重新编译设计。
2. 为?OSC_CLK_1引脚提供一个频率正确的?外部参考时钟?。“OSC_CLK_1”引脚位置可在开发套件原理图中找到。

注意：对于 OPN 以后缀 VR0、VR1 和 VR2 结尾的 Intel Agilex? F-tile 设备，您需要使用 Prime Programmer 英特尔? Quartus? 21.4 版本来运行上述解决方法。