「HDLBits题解」Module add

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Module add - HDLBits

module top_module(
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);
    wire cout_u1, cout_u2 ; 
    wire [15:0] t1, t2 ;

    add16 u1(a[15:0], b[15:0], 0, t1, cout_u1) ;
    add16 u2(a[31:16], b[31:16], cout_u1, t2, cout_u2) ;

    assign sum = {t2, t1} ;

endmodule