【Verilog】期末复习——设计11011序列检测器电路

系列文章

数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）
运算符
数据流建模
行为级建模
结构化建模
组合电路的设计和时序电路的设计
有限状态机的定义和分类
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期末复习——VerilogHDL描述数字逻辑电路的建模方式有哪三种？它们的特点是？
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期末复习——设计一个带异步复位端且高电平有效的32分频电路
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下面用Moore状态机实现。即此态由现态和输入决定，输出仅由现态决定。

s0:0

s1:1

s2:11

s3:110

s4:1101

s5:11011

总共有六种状态。

module moore(clk,reset,din,dout);
    input clk,reset,din;
    output reg dout;
    //状态编码
    reg[2:0] ps,ns;
    parameter s0=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100;
    //状态寄存器模块
    always @(posedge clk)
        begin
            if (clr == 0) ps<=s0;
            else ps<=ns;
        end
    //次态模块
    always @(*)
        begin
            case(ps)
                p0: if(din==1) ns=s1;
                else ns=s0;
                p1: if(din==1) ns=s2;
                else ns=s0;
                p2: if(din==0) ns=s3;
                else ns=s2;
                p3: if(din==1) ns=s4;
                else ns=s0;
                p4: if(din==1) ns=s5;
                else ns=s0;
                p5: if(din==1) ns=s1;
                else ns=s0;
            	default: ns=s0;
            endcase
        end
    //输出模块
    always @(*)
        begin
            if(ps==s5) dout=1;
            else dout=0;
        end
endmodule