本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益
module top_module(
input [254:0] in,
output reg [7:0] out
);
integer i ;
always @(*) begin
out = 0 ;
for (i = 0 ; i <= 254 ; i = i + 1 )
if (in >> i & 1)
out = out + 1 ;
else
out = out ;
end
endmodule