【Verilog】期末复习——设计有32个16位存储器的ROM

系列文章

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运算符
数据流建模
行为级建模
结构化建模
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设计有32个16位存储器的ROM

位宽是16位，个数是32个。也就是说数据线有16根，地址线有5根。

module rom(clk,cs_n,addr,dout)
    input clk,cs_n;
    input[4:0] addr;//地址线是5根
    output reg[15:0] dout;//数据是16位的
    //定义ROM
    reg[15:0] rom[31:0];//reg后紧跟着的是存储器的位数，rom后面的是存储器的个数
    //给ROM赋初值
    integer i;
    initial 
        begin
            for (i=0;i<31;i=i+1)
                rom[i]=16'h00000000;
        end
    //根据地址取单元里的内容
    always @(*)
        begin
            if (cs_n==1) dout<=16'bzzzzzzzz;
            else dout<=rom[addr];
        end
endmodule