「HDLBits题解」Conditional

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Conditional - HDLBits

module top_module (
    input [7:0] a, b, c, d,
    output [7:0] min);//

    // assign intermediate_result1 = compare? true: false;
    wire [7:0] x, y, z ; 

    assign x = a < b ? a : b ; 
    assign y = x < c ? x : c ;  
    assign z = y < d ? y : d ; 

    assign min = z ;

endmodule